PCB打樣設(shè)計(jì)中的電源信號完整性的考慮
發(fā)表時(shí)間：2019/07/05 9:24:55 作者：陳超義 來源：陳超義 瀏覽量：500
? 在電路設(shè)計(jì)中，一般我們很關(guān)心信號的質(zhì)量問題，但有時(shí)我們往往局限在信號線上進(jìn)行研究，而把電源和地當(dāng)成理想的情況來處理，雖然這樣做能使問題簡化，但在高速設(shè)計(jì)中，這種簡化已經(jīng)是行不通的了。盡管電路設(shè)計(jì)比較直接的結(jié)果是從信號完整性上表現(xiàn)出來的，但我們絕不能因此忽略了電源完整性設(shè)計(jì)。因?yàn)殡娫赐暾灾苯佑绊懽罱KPCB板的信號完整性。電源完整性和信號完整性二者是密切關(guān)聯(lián)的，而且很多情況下，影響信號畸變的主要原因是電源系統(tǒng)。例如，地反彈噪聲太大、去耦電容的設(shè)計(jì)不合適、回路影響很嚴(yán)重、多電源/地平面的分割不好、地層設(shè)計(jì)不合理、電流不均勻等等。1) 去耦電容
我們都知道在電源和地之間加一些電容可以降低系統(tǒng)的噪聲，但是到底在電路板上加多少電容?每個(gè)電容的容值多大合適?每個(gè)電容放在什么位置更好?類似這些問題我們一般都沒有去認(rèn)真考慮過，只是憑設(shè)計(jì)者的經(jīng)驗(yàn)來進(jìn)行，有時(shí)甚至認(rèn)為電容越少越好。在高速設(shè)計(jì)中，我們必須考慮電容的寄生參數(shù)，定量的計(jì)算出去耦電容的個(gè)數(shù)以及每個(gè)電容的容值和放置的具體的位置，確保系統(tǒng)的阻抗在控制范圍之內(nèi)，一個(gè)基本的原則是需要的去耦電容，一個(gè)都不能少，多余的電容，一個(gè)也不要。
2) 地反彈
當(dāng)高速器件的邊緣速率低于0.5ns時(shí)，來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特別快，當(dāng)它在電源層中產(chǎn)生足以影響信號的強(qiáng)波紋時(shí)，就會(huì)產(chǎn)生電源不穩(wěn)定問題。當(dāng)通過地回路的電流變化時(shí)，由于回路電感會(huì)產(chǎn)生一個(gè)電壓，當(dāng)上升沿縮短時(shí)，電流變化率增大，地反彈電壓增加。此時(shí)，地平面(地線)已經(jīng)不是理想的零電平，而電源也不是理想的直流電位。當(dāng)同時(shí)開關(guān)的門電路增加時(shí)，地反彈變得更加嚴(yán)重。對于128位的總線，可能有50_100個(gè)I/O線在相同的時(shí)鐘沿切換。這時(shí)，反饋到同時(shí)切換的I/O驅(qū)動(dòng)器的電源和地回路的電感必須盡可能的低，否則，連到相同的地上的靜止將出現(xiàn)一個(gè)電壓毛刷。地反彈隨處可見，如芯片、封裝、連接器或電路板上都有可能會(huì)出現(xiàn)地反彈，從而導(dǎo)致電源完整性問題。
從技術(shù)的發(fā)展角度來看，器件的上升沿將只會(huì)減少，總線的寬度將只會(huì)增加。保持地反彈在可接受的唯一方法是減少電源和地分布電感。對于，芯片，意味著，移到一個(gè)陣列晶片，盡可能多地放置電源和地，且到封裝的連線盡可能短，以減少電感。對于，封裝，意味著移動(dòng) 層封裝，使電源的地平面的間距更近，如在BGA封裝中用的。對于連接器，意味著使用更多的地引腳或重新設(shè)計(jì)連接器使其具有內(nèi)部的電源和地平面，如基于連接器的帶狀軟線。對于電路板，意味著使相鄰的電源和地平面盡可能地近。由于電感和長度成正比，所以盡可能使電源和地的連線短將降低地噪聲。
3) 電源分配系統(tǒng)
電源完整性設(shè)計(jì)是一件十分復(fù)雜的事情，但是如何近年控制電源系統(tǒng)(電源和地平面)之間阻抗是設(shè)計(jì)的關(guān)鍵。理論上講，電源系統(tǒng)間的阻抗越低越好，阻抗越低，噪聲幅度越小，電壓損耗越小。實(shí)際設(shè)計(jì)中我們可以通過規(guī)定最大的電壓和電源變化范圍來確定我們希望達(dá)到的目標(biāo)阻抗，然后，通過調(diào)整電路中的相關(guān)因素使電源系統(tǒng)各部分的阻抗(與頻率有關(guān))目標(biāo)阻抗去逼近。
